パターン長を遅延時間に変換
Pattern length to propagation delay conversion Reverse calculation of delay time
mm
εr
mm
mm
内層配線遅延
6.9ps
表層配線遅延
5.9ps
計算履歴
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計算式
内層（ストリップライン）： TD = L × √εr / c [ps]
表層（マイクロストリップ）： TD = L × √εeff / c [ps]
εeff = (εr+1)/2 + (εr-1)/2 × (1+10h/w)^-0.5
表層（マイクロストリップ）： TD = L × √εeff / c [ps]
εeff = (εr+1)/2 + (εr-1)/2 × (1+10h/w)^-0.5
設計のポイント
配線長から伝搬遅延を計算します。高速インターフェースの等長設計（スキュー管理）で重要です。
DDR-SDRAMの例：
• DDR4-3200：1bit周期 ≈ 313 ps
• スキュー許容値 ≈ ±20 ps → 配線誤差 ≈ ±1.4mm以内
基板CADの等長制約（Length Matching）を設定する前に、許容遅延から許容配線長誤差を逆算しておくと設計がスムーズに進みます。